超多核心处理器效能提升有新招MIT学路由设计改良多核心芯片架构（内容已更新）

新一代处理器核心数越来越多，但核心间的资料交换复杂度也越高，成为了超多核心处理器提升效能的瓶颈。近日，在国际计算机架构大会（International Symposium on Computer Architecture，ISCA）上，麻省理工研究人员则公开最新开发的36核心处理器优化技术和实作成品，在处理器内部增加了资料路由排序机制，解决核心数越来越多后，衍生的快取一致性和执行效能问题。

(完整论文全文)

一般处理器核心与核心之间，主要是透过单一资料总线（bus）来进行沟通，好处在于透过snoopy协定，可让核心与核心在沟通时保持快取资料一致性，坏处是当两个核心沟通时就会占用资料总线，导致其他核心必须延迟等待，而随着核心数量越多时，等待问题也就越明显，往往也就容易造成多核处理器执行效能不彰。

不过麻省理工研究团队则是找到新方法来改善这个问题，该校电气工程和计算机科学教授Li-Shiuan Peh表示，尽管目前已有不少针对多核心处理器的芯片网络机制（network-on-chip）进行的研究，不过该研究小组则是在此芯片网络机制下加入一个具“迷你路由”功能的影子网络（shadow network），以解决多核心快取一致性和延迟等待问题。

根据研究小组成员Bhavya Daya指出，在这个芯片网络机制下，每颗核心都能迅速与它相邻核心进行沟通，而不同的核心之间则可透过影子网络（shadow network）方式沟通，每当核心接收到相关联的核心对主网络发出请求时，就会经由影子网络的节点找到最佳资料传递路径让其迅速通过，以减少其他核心执行时的等待周期时间。

而核心内的迷你路由功能，也能纪录下每颗核心到达另一颗核心的时间间隔，让核心之间的资料传送变得更加有序，经由这种资料传递方式也能解决过往多核心与快取一致性问题，而随着核心数量越多，也代表可供连结路径也变更多，也能提升核心之间的使用率。

此外，在处理器芯片内的影子网络也具备有分层优先权机制，以36核心来说，在一间隔时间，核心1与核心10同时皆发出请求时，核心1拥有较高的优先权，此时，尽管处理器的路由可能先收到核心10发出请求，但仍然会等核心1的资料封包通过后才会执行核心10的请求，不过每隔一段时间芯片内的核心优先等级就会被重新洗牌标注不同优先权，确保能作为长久使用。

另外，根据研究人员的测试结果也发现，在进行模拟36核心以及64核心测试环境时，采用此芯片网络技术的处理器比起没采用的处理器，在效能分别提升了将近24.1%与12.9%。

不过Bhavya Daya也指出，目前这种高效能36核心处理器还在原型测试阶段，接下来该研究小组将会进行调整，并改套用在Linux系统中测试其效能表现。未来，MIT也有意计划以Verilog的硬件描述语言方式，将此芯片技术的开放源代码分享出来，让更多人共同参与开发。

2014/6/25更正说明：原文提及MIT新发表的36核心处理器，颠覆传统处理器架构，且是多核心处理器技术的大变革叙述有误，正确应为MIT提供一个新的芯片网络(Network-On-Chip）架构方法，可在多核心之间建构一个具 “网络优先级”的路由功能网络，用以解决多核心间的快取一致性，进而提高多核心的使用率来优化处理器效能。(内文已更正)

另外原提及核心与核心之间的“沟通”，但并未说明其沟通方式，完整为在核心之间透过单一总线来沟通，符合Snoopy协定快取一致性，而当核心数越多时，核心间快取一致性就会发生问题，造成处理器执行上的等待延迟越长。(内文已补充)