DARPA发展3D单片系统单芯片技术，让90奈米也能打败7奈米制程芯片

随着科技发展，人们逐渐认知到摩尔定律有其极限，积体电路中晶体管数量的成长，逐渐受到技术限制而减缓，由美国国防部国防高等研究计划署（DARPA）提出的电子复兴计划（Electronics Resurgence Initiative，ERI）现在似乎找到了新的出路，研究团队使用单片3D整合技术让90奈米芯片效能就能超越7奈米芯片。

DARPA在五年内挹注15亿美元的资金推动ERI，目的是要重塑美国电子产业，其中一部分计划是要推动电子产业的创新。在上周，DARPA于旧金山首次举办的ERI高峰会中，3D单片系统单芯片（3DSoC）计划脱颖而出，该计划的研究成员由乔治亚理工学院、史丹佛大学、麻省理工学院和Skywater晶圆代工厂团队组成，目标是要开发可建构3D单基板微系统的材料、设计工具和制造技术。

在2017年时，3DSoC团队就公布了出色的成果，可以在硅芯片上放入200万个奈米碳管晶体管酒测电子鼻与100万个可变电阻式内存，并使用金属层层相连。

现在研究团队想建构垂直整合的装置，其中包含了逻辑、内存和I/O元件，目的是大幅降低不同元件间资料传输的时间，进而达到更高的资料吞吐量。DARPA微系统技术办公室专案经理Linton Salmon提到，在3DSoC计划中，研究员使用十年的理论与学术论证基础，将流程整合到广泛可用的晶圆厂，这将帮助在实务上释放微电子领域的技术潜力。

相较于由离散的2D芯片建构的传统系统相比，Linton Salmon提到，使用相同的电力，3DSoC的成果将能缩减50倍以上的运算时间。而为了要达成这个目标，3DSoC的设计需要支援层间互连带宽达每秒50Tb，每位元存取内存不得超过2皮焦耳。

因此3DSoC研究团队需要解决传统架构的内存带宽限制、延迟以及能耗。3DSoC使用比现存设计还要复杂的2.5D或是3D的内存堆叠技术，以数十层的堆叠并整合可变电阻式内存、奈米碳管晶体管和一般硅金属氧化物半导体场效晶体管处理器核心。

史丹佛大学的研究人员也在不同的神经网络与推测模型中，进行7奈米芯片与90奈米芯片的3DSoC设计模拟。模拟结果显示，先进技术对比旧技术，在能耗以及执行时间上都有非常显著的差异，7奈米3DSoC比起传统2D的7奈米芯片，效益高323到646倍。即使是使用90奈米3DSoC设计与传统2D的7奈米的芯片相比，经过模拟发现，90奈米3DSoC设计的芯片效益高出35到75倍。无论使用哪一类的算法，结果都相去不远，研究团队共实验了线性回归、逻辑回归、PageRank、单源最短路径（SSSP）和广度优先搜寻（BFS）。

虽然模拟结果非常杰出，但是终究必须真正制造出实体，才能知道最终结果是否与模拟相同，3DSoC团队预计以4年半的时间，生产出实际芯片。