台积电自研Arm芯片曝光：7nm工艺 主频高达4GHz

台积电在晶圆代工的能力全球皆认可，而且凭借著先进的技术，拿下了全球近半的晶圆代工市占率。不过，也因为在晶圆代工上的丰富经验，如今台积电也介入自行研发设计芯片的行列。根据国外媒体报导，日前台积电就展出一款为高效能运算 (HPC) 所设计的芯片，该芯片所采用的 Arm Cortex A72 核心其频率可高达4GHz。

一、台积电自研芯片？

据报道，台积电在日本京都举办的超大规模积体电路研讨会（VLSI Symposium）上，展示了名为“This”的芯片，由台积电自行完成设计与生产。这款芯片采用了目前台积电最先进的可量产7nm制程工艺，芯片尺寸规格为4.4×6.2mm，采用晶圆基底封装（CoWos），双芯片结构，内建4个Cortex A72核心，6MB三级快取。

这款台积电自研的ARM架构芯片This，其主频最高可达4GHz，实测最高频率达到4.2GHz，足可见台积电7nm制程工艺还是非常具有潜力的。在ARM架构下能够做到4GHz以上主频非常不易。

此外，台积电还开发了称之为LIPINCON互连技术，使得讯号资料速率达到8GT/s。不过，台积电表示这款This芯片是为高效能运算平台设计。

目前，台积电7nm制程工艺主要被AMD第三代锐龙平台使用，并且帮助锐龙处理器在主频上追上了英特尔。不过从这款台积电自研的This芯片来看，7nm制程工艺的潜力在X86架构上还没有彻底释放出来，应该还拥有极大的优化空间。

二、台积电展示7nm自研芯片，有什么特别之处？

1、首先它使用了台积电最新的7nm制程进行生产，相比Cortex-A72在2015年释出时主流的16nm制程，积体电路密度和功耗都有了大幅改善；其次这颗芯片主频可以达到4GHz以上，最高为4.2GHz（1.375V），这是当前ARM架构下少见的高主频。

2、该芯片本身是一种双小芯片设计，但该技术本身可以通过额外的物理层（PHYS）相对容易地扩充套件到容纳更大数量的小芯片。每个小芯片都是在台积电7奈米节点上制造，拥有15个金属层。裸片本身只有4.4 mm×6.2 mm（27.28 mm?）。台积电采用了四个ARM Cortex-A72核。针对turbo频率大于4GHz电压操作，配备了高效能的cell（7.5T，3p + 3n）并定制设计1级快取内存单元。还有两个2级快取块。每个是1 MiB。这些是使用它们的高电流位单元（bitcells）并以半速执行来实现的。此外还有一个大型的6 MiB 3级快取，使用高密度位单元实现，并以四分之一速度执行。

台积电采用了在高效能芯片中常见增强功能。典型的h-tree被用来将时钟分布的偏差从22ps减少到8ps。高效能时钟偏差以及via towers被广泛用于进一步改善关键路径上的时序。统计显示，整个设计共有五个电压域：0.8V SOC、0.8V ADPLL、0.3-0.8V Lipincon、0.8V L3和0.3-1.2V CPU。该芯片采用全数字锁相环，其抖动小于10ps，用于为CPU、互连和内存生成三个时钟域。

3、该裸片包括网状互连。互连测试可通过片上分组生成单元和分组监控单元完成。有六个双向触发器网格站——每个边缘一个，中间两个。这些工作站围绕整个小芯片，间隔大约2毫米。网状互连是1968位宽，并使用具有相反方向讯号的逐位交错线路在M12和M13中布线，以最小化耦合。

总之，片上网状互连可以在4 GHz（0.8 V）到5 GHz（1.2 V）之间正常工作。快取和Cortex丛集都连线到最近的左下角网格停止点（垂直方向时）。

4、每个小芯片上都有两个LIPINCON界面。每个物理层的测量值仅为0.42 mm×2.4 mm（1.008 mm?）。这些是单端，单向，低摆幅界面。一个界面用作与L3通讯的主装置，而第二个界面是用于相反方向的从装置。

与SoC的其他部分不同，由于电源接地噪声问题，专用时钟有一个独立的PLL。每个物理层使用2：1多路复用功能，以便将速度加速到8 Gb / s。每个子通道有两个延迟锁相环（ DLL）：一个减少PVT变化，另一个用于减少时钟偏差，使系统级芯片和物理层之间的时钟相位对齐。由于使用单相锁相环，因此会采用两个环路——第一个环路锁定进入的时钟周期，并将其分为八个相位，第二个环路将该相位分为16个步骤。换句话说，在4 GHz（250 ps）下，您将看到低于2ps的分辨率。