处理器资讯:Sunny Cove微架构小改、未来内建显示Gen11和Xe绘图

2018-12-13 11:12

导读: 日前英特尔于美国举办建筑日活动,会中介绍英特尔于2019年之后的处理器相关产品资讯,除了包含新处理器微架构Sunny Cove与Tremont和后续2代规划,另外也透露未来内建显示Gen11和Xe绘图品牌,以及从EMIB进化的3D封装Foveros Sunny Cove微架构小改 英国揭示未

 

日前英特尔于美国举办建筑日活动,会中介绍英特尔于2019年之后的处理器相关产品资讯,除了包含新处理器微架构Sunny Cove与Tremont和后续2代规划,另外也透露未来内建显示Gen11和Xe绘图品牌,以及从EMIB进化的3D封装Foveros
 
 
Sunny Cove微架构小改
 
英国揭示未来数年的处理器产品规划,首先是明年2019即将推出的Sunny Cove微架构,预计将搭载在代号Ice Lake处理器,并采用期盼许久的10nm制程; Sunny Cove微架构将透过内部微调的方式提升IPC效能,并以额外加入新指令集提升特殊用途表现。在简报上,Sunny Cove特意指出可扩展性改进,不知是否可以见到更多实体核心的消费级产品推出?
 
另一方面,省电小核心Atom处理器自从退出行动市场之后,就很少听到相关风声,此次Intel也表明2019年将推出Tremont微架构产品,除了照样提升IPC效能,另外也会针对网路伺服器提升表现,改采10nm制程则无需多言,电池续航力也会随之增加。
 

从14nm转进10nm的不顺利,让长久以来设计与制造相互存在的英特尔受到不小打击,以至于面临制程转换受阻时,无法在14nm推出更具高效能的设计。至此,英特尔也开始将处理器/微架构与制程技术分离,处理器推出时选择当代足以大规模制造的制程。

Intel 架構日,Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

▲Intel 2019~2023年的处理器核心微架构规划,明年可以见到大核心Sunny Cove,接着是Willow Cove和Golden Cove.Atom则是从明年开始的Tremont,再分别由Gracemont与尚未命名的“Next “mont接棒。
 

由于Sunny Cove已经是板上钉钉的事情,会中也透露较多关于此微架构的变动资讯.Sunny Cove效能改进大致上可以分为通用效能提升与特殊用途效能提升,前者透过更深更深,更宽, 更聪明更聪明3个方向进行,后者则是透过导入新指令集与软体编译器最佳化,如VBMI,VMBI2,BITALG强化压缩,解压缩与向量处理,IFMA,矢量AES,矢量携带乘法,伽罗瓦场 ,SHA等则是负责加密学。
 

Intel 架構日,Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

▲Sunny Cove藉由导入新指令集,加强特殊用途环境的效能,据悉在与Skylake微架构相同频率之下,采用Vector-AES和SHA-NI指令集的7-Zip表现可提升75%。
 
更深入采用缓冲区。快取加大的方式达成,如加大的重排序缓冲区(重新排序缓冲区),载入缓冲区(加载缓冲区),储存缓冲区(储存缓冲区),保留站(预订站), 微指令快取(μopcache),L1资料快取(L1数据缓存),L2快取(L2缓存),第二层TLB(二级TLB)等。其中已知L1资料快取容量将从Skylake 32KB 升级为48KB,L2快取容量则因处理器目标市场而增减,譬如针对伺服器市场的产品就会加大一些,一般消费市场则略微缩减。

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▲Sunny Cove效能提升Deeper部分,主要由加大缓冲区/快取容量方式达成。
 
Sunny Cove相对Skylake显而易见的改变为派送指令进入执行单元的埠数量,从8埠提升至10埠,其中1埠增加于商店数据单元,另外1埠 则同时搭配1个商店单元加于AGU Sta,避免Skylake 3个AGU同时抢用商店功能的现象。

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▲Sunny Cove Wider增加通道与执行单元数量。
 
上图也表示Sunny Cove整数与浮点执行单元数量有些变动,整数新增2个LEA(加载有效地址)加速记忆体定址运算处理,也多出Mul,MulHi,iDIV加速乘法,除法运算,浮点 则是从单个Shuffle单元提升至2个。当然,首款10nm处理器Core i3-8121U已具备的AVX-512指令集支援能力,Sunny Cove也会纳入,但未知是否会根据目标市场,而有支援程度的差异。

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▲Intel很贴心地准备Skylake与Sunny Cove的比较图。
 
更智能以微调演算法与降低延迟方式呈现,例如多核心该如何去控制,分支预测准确度提升,降低载入延迟,以及跟更广泛相关的导入除法器等.Sunny Cove在记忆体定址方面也有变化 ,从4层分页提升至5层分页结构,虚拟线性定会空间从48bit变更为52bit,实体定址空间最高至52位。小核心Atom Tremont此次并未有太多说明,但就未来规划时程而言,提升单执行绪效能与加强网路伺服器效能为其主要进步,改变可能与降低延迟,提升管线利用率有关。

Intel 架構日,Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

▲Sunny Cove Smarter以调整演算法和降低延迟为主。