华为麒麟9050 Pro双Die堆叠设计曝光

分析机构Kurnal Insights近日公布了华为麒麟9050 Pro（Hi36E0）的Die Shot芯片显微照片，首次从物理层面证实了华为「逻辑折叠」（LogicFolding）架构的实际形态：这颗SoC并非单一裸片，而是由两颗尺寸完全相同的Die垂直堆叠键合而成，一颗专职运算逻辑，另一颗承载SRAM与缓存。TechNews、Wccftech等媒体于10月3日前后报道了这一进展。

从照片看，两颗Die的尺寸均为11.13毫米×10.84毫米，面积约120.65平方毫米。据业内爆料账号的说法，麒麟9050 Pro的整体占用面积甚至比上一代麒麟9030S（约122平方毫米）更小，单颗Die面积缩小通常意味着良率更高。不过该芯片目前仅用于Mate 90系列的Pro Max与RS两个旗舰版本，整包良率仍是考验。

LogicFolding是华为在先进制程受限下的替代路线：把逻辑电路垂直堆叠，即便单层电路的晶体管密度没有提升，也能提高整体运算密度，同时缩短信号传输路径。两层之间的垂直互连间距可细至微米级，让不同硅层像一颗整体芯片那样协同运作。

华为官方口径给出的数据是：等效晶体管密度从约每平方毫米1.55亿颗提升到2.38亿颗，增幅约55%；层间互连约500万个，带宽最高125TB/s，关键路径时延降低约30%。业内爆料称逻辑Die采用中芯国际N+3工艺、SRAM Die采用N+2工艺，但Kurnal仅确认了双Die结构与中芯国际制造，具体工艺分配尚未得到华为证实。

麒麟9050 Pro配备九核CPU、支持16线程，华为称其多核性能较上代提升23%，GPU提升40%，NPU提升140%。此前曾有测试称这颗7纳米级别芯片的实测表现逼近苹果3纳米A18 Pro，当时被普遍质疑，而更小的芯片面积让这类说法看起来不再那么离谱。

对无法获得最先进制程的华为与中芯国际来说，用封装堆叠换取密度是一条现实路径，但代价是键合、对准与封装工艺的要求显著提高。这套设计的实际能效、散热与量产良率表现，仍需独立测试验证。

编译自 Wccftech，原标题：「Die Shots For Huawei's Latest Kirin 9050 Pro Chip Show A Much Smaller Footprint, Encompassing A Logic Die On SMIC's N+3 Process Bonded To An SRAM Die On The N+2 Process」