集成式PLL/VCO能否取代分立式解决方案?
消息来源:baojiabao.com 作者: 发布时间:2024-05-09
频率合成器常被视为系统的心跳,创建方法之一是使用锁相环(PLL)频率合成器。
传统上,一个简单的 PLL 将压控振荡器(VCO)输出频率分频,将其与一个参考信号进行比较,然后微调 VCO 控制电压以微调其输出频率。
很多年来,PLL 和 VCO 是两种单独的芯片——这就是分立解决方案。VCO 产生实际输出信号;PLL 监控输出信号并调谐 VCO,以将其相对一个已知参考信号锁定。
10 多年前,基于 PLL 的频率合成器行业有了一次突破。第一代集成式 PLL和 VCO(PLL/VCO)开始出现在市场上。这一重大发展意味着电路板可以更小,成本可以更低,额外工作可以大幅减少。集成解决方案还意味着 VCO 架构可以改变,利用一个器件便能实现宽频频率合成器。
从分立到集成
集成式 PLL 和 VCO 如何开启高性能频率合成器的大门?
传统 VCO 是很简单的器件——电压施加于 VCO 的调谐引脚,随即输出某一频率;电压提高,输出频率也提高;电压降低,输出频率也降低。图 1 所示为 GaAs MMIC VCO 的调谐电压与输出频率的关系示例—— 13 V调谐范围需要有源滤波器或带高压电荷泵的PLL。
图1. 传统VCO——调谐电压与输出频率的关系
集成 PLL/VCO 解决方案采用的 VCO 架构虽然是基于传统架构,但有很大的不同。集成 PLL/VCO 将多个传统 VCO 集成在一起,产生一个带宽非常宽的 VCO。各个 VCO ——通过接入和断开电容而创建——称为频段。PLL 和 VCO 集成在一个芯片上,因而可实现多频段架构。每次用户希望锁定一个新频率时,器件就会启动VCO 校准过程,芯片快速遍历 VCO 频段,选择一个最适合所需输出频率的频段。一旦选定 VCO 频段,PLL 就会锁定环路,使输出保持在所需频率。
第一代 PLL/VCO
第一代 PLL/VCO 芯片就有超过 4 GHz 的带宽!相比之下,分立解决方案只有 100 MHz 到 300 MH z带宽——而且 4 GHz 频率范围是由一个微小芯片实现的,而不是之前需要的多个 PLL、VCO、滤波器和开关。图2所示为一个多频段 PLL/VCO 的调谐电压与输出频率的关系。本例中,基频 VCO 输出范围规定为 2200 MHz 至 4400 MHz。VCO 输出之后有一组分频器,不过其仍在芯片内部,可将信号分频至最低 35 MHz;超过 4 GHz 带宽就是这样得到的——全部来自单个 5 mm × 5 mm 封装。
图2. 多频段VCO——调谐电压与输出频率的关系
虽然这一突破性技术大大提高了频率范围,减少了板空间、成本和额外工作,但它仍有缺点,使得集成解决方案不能完全取代分立解决方案。许多应用的最重要性能规格(除了频率范围)是相位噪声。
相位噪声为何如此重要?想像一个信号通过晴朗空气传输的系统。假设在发射天线处发射信号的信噪比为 50 dB。这意味着,接收机要接收的信号比发射信号任一侧的噪声(即邻近的更高和更低频率)要强 50 dB。假定此信号可以传输10英里,这之后的信号功率将衰变为噪声,传输将丢失。现在,假设频率合成器的相位噪声改善了 3 dB。这意味着发射信号的信噪比为 53 dB。因此,发射信号功率是先前 10 英里距离信号的两倍,它在衰变为噪声之前能够传输得更远。更远的传输距离意味着所需的中继器/发射器会更少,成本得以降低。
除了这个通信例子以外,还有来自电子测试与测量领域对相位噪声性能的推动。无论通信行业需要什么样的相位噪声性能,电子测试与测量仪器需要的相位噪声性能只会更高,只有这样才能测量通信协议。
虽然许多解决方案能从分立式转移到集成式——节省数以百万计美元的工艺成本——但第一代 PLL/VCO 的相位噪声性能还不够好,不适合许多要求低相位噪声的应用。除相位噪声性能外,与很多需要分立 PLL 和 VCO 的应用相比,频率范围也相当低。
频率范围问题可通过倍频器和乘法器解决,但这些是高功耗器件,而且会增加解决方案的成本和板空间。
幸运的是,在推出这些集成解决方案的同时,业界便已着手开发新的 IC 工艺以获得人们强烈期盼的相位噪声和频率范围改善。
第二代集成PLL/VCO
第二代产品的要求如下:
输出频率大于4.4 GHz。
相位噪声性能可与分立解决方案相比拟。
在单个小封装中集成PLL和VCO。
成本低于分立解决方案。
2014 年晚些时候,第二代集成 PLL/VCO 正式登场。市场上开始出现超过 10 GHz 输出频率范围的产品,其相位噪声堪比分立 VCO,采用 5 mm × 5 mm 封装,价格低于类似的分立 PLL 和 VCO 解决方案(但其频率范围要窄得多)。
例如,ADI 公司 的 ADF4355 系列实现了第二代的所有要求:
输出频率从 50 MHz 到 13.6 GHz (一个埠 ≤6.8 GHz,另一个埠 ≤6.8 GHz)。
相位噪声:
传统分立 VCO 在 10 GHz 时:–110 dBc/Hz (100 kHz偏移)和 –135 dBc/Hz (1 MHz偏移)。分立 VCO 用频率范围换取相位噪声性能。
ADF4355 系列在 10 GHz 时:–106.5 dBc/Hz (100 kHz偏移)和–130 dBc/Hz (1 MHz偏移)。
5 mm × 5 mm LFCSP 封装。
价格随器件而异,但成本低于分立解决方案。
现在,用户不仅可享有分立解决方案的相位噪声性能好处,还能获得集成解决方案的所有其他好处。更有利的是,PLL 技术在这些年中也得到了发展,因此,第二代 PLL/VCO 器件的 PLL 性能也有很多改善。
对于第一代 PLL/VCO,PLL 模块的最大鉴频鉴相器(PFD)频率在 32 MHz左右,小数 N 分频器的分辨率在 12 位左右。这种组合意味着典型通道分辨率在数十kHz。第二代 PLL/VCO 的最大 PFD 频率大于 100 MHz,小数 N 分频器的分辨率为 25 位,甚至高达 49 位。这主要有两个好处——PFD频率越高,PLL 相位噪声就越低(PFD 频率每提高一倍,N 分频器便可减半,N 分频器噪声分布相应地降低3 dB);25 位甚至更高的分辨率支持精密频率生成和亚Hz频率步进(频率分辨率)。
杂散性能
上文指出了分立解决方案的一个优点,那就是两个芯片之间的物理隔离降低了 PLL 与 VCO 之间的交叉耦合,从而降低了干扰杂散信号的功率。当集成PL L和 VCO 时,杂散性能不可避免会下降。市场上的某些器件设法将此性能下降保持在非常低的水平,使 PLL/VCO 具有令人吃惊的良好杂散性能—— HMC830 就是一例。其他 PLL/VCO 器件需要采取一些额外措施来改善杂散水平,以便支持某些高性能产品。
改变PFD频率以消除整数边界杂散
一种技术是利用频率规划算法改变PLL的PFD频率。这样可以将PFD模块引起的杂散信号转移到不会造成较大影响的区域,从而在事实上消除杂散。相关详细信息请参阅“分析、优化和消除集成VCO的锁相环在高达13.6 GHz处的整数边界杂散”(http://www.analog.com/cn/analog-dialogue/articles/analyzing-integer-boundary-spurs.html)一文。
隔离PLL和VCO
如上所述,PL L和 VCO 电路紧密靠近可能引起不需要的耦合。为解决这一问题,可使用双芯片解决方案将 PLL 和 VCO 电路从物理上隔离开来。这样既能获得分立解决方案的低杂散信号优势,又能享有集成解决方案的宽输出频率优势。
ADI 公司分立小数 N 分频 PLL 产品系列中的 HMC704 非常适合这一任务。在这种解决方案中,VCO 输出信号之一(ADF4355 系列全部都有两路输出)馈送到 HMC704(对此信号使用可选的 10 dB 衰减器可进一步降低杂散水平)。ADF4355 PLL 最初用于完成 VCO 校准并锁定所需频率。然后可关闭 ADF4355 PLL 部分,即让电荷泵处于三态并使计数器保持复位状态,从而消除 PLL 中的所有杂散,而 HMC704 将使环路保持锁定。这样做有多方面好处:
使用非 VCO 所在芯片中的 PLL 可降低杂散功率;
HMC704 的固有杂散性能优于 ADF4355 PLL——因此,杂散进一步降低;
HMC704 的归一化相位噪底低于 ADF4355 PLL——因此,频率合成器输出端的噪声更低。
为使环路闭合,HMC704 电荷泵输出连接到一个环路滤波器。环路滤波器输出必须连接到 ADF4355 VTUNE 引脚。当环路锁定时,HMC704 仅用作PLL,ADF5355 仅用作 VCO。要完全消除 ADF4355 PLL 中的杂散,当ADF4355 PLL 不使用时,必须将 ADF4355 参考输入引脚接地。幸运的是,这在 HMC704 中很容易做到。HMC704 有一个通用输出(GPO)引脚——此引脚可直接连到 ADF4355 参考输入引脚。当 ADF4355 需要参考信号时(用于VCO校准),HMC704 可将其参考信号路由到 GPO 引脚;当没必要将 ADF4355 参考输入引脚接地时,可设置 HMC704 通过 GPO 引脚输出 GND。图3显示的便是这种电路。
图3.利用外部HMC704 PLL锁定ADF4355以改善杂散性能
ADI 公司推出了四款具有第二代 PLL/VCO 性能的重要器件——ADF4355系列。该系列有四款器件:其中三款非常相似,仅频率范围不同;第四款是低功耗版本——
ADF4355-2:集成式PLL/VCO,输出53 MHz至4400 MHz。
ADF4355:集成式PLL/VCO,输出53 MHz至6800 MHz。
ADF5355:集成式PLL/VCO,输出53 MHz至13,600 MHz。
ADF4355-3:低功耗集成式PLL/VCO,输出51 MHz至6600 MHz。
关于电子创新网电子创新网及时发布有关创新设计的最新全球半导体产业信息、半导体供应商最新动态、展会研讨会信息、技术趋势信息以及人物访谈等相关新闻,关注公众号获取更多资讯。
欢迎关注年度技术盛会点击阅读原文链接了解更多信息
相关文章
- 中兴受美国制裁事件 被罚了20亿美元过程事件始末 中兴被制裁后公司现状
2023-11-02 22:12:46
- B站怎么炸崩了哔哩哔哩服务器今日怎么又炸挂了?技术团队公开早先原因
2023-03-06 19:05:55
- 苹果iPhoneXS/XR手机电池容量续航最强?答案揭晓
2023-02-19 15:09:54
- 华为荣耀两款机型起内讧:荣耀Play官方价格同价同配该如何选?
2023-02-17 23:21:27
- google谷歌原生系统Pixel3 XL/4/5/6 pro手机价格:刘海屏设计顶配版曾卖6900元
2023-02-17 18:58:09
- 科大讯飞同传同声翻译软件造假 浮夸不能只罚酒三杯
2023-02-17 18:46:15
- 华为mate20pro系列手机首发上市日期价格,屏幕和电池参数配置对比
2023-02-17 18:42:49
- 小米MAX4手机上市日期首发价格 骁龙720打造大屏标准
2023-02-17 18:37:22
- 武汉弘芯遣散!结局是总投资1280亿项目烂尾 光刻机抵押换钱
2023-02-16 15:53:18
- 谷歌GoogleDrive网云盘下载改名“GoogleOne” 容量提升价格优惠
2023-02-16 13:34:45
- 巴斯夫将裁员6000人 众化工巨头裁员潮再度引发关注
2023-02-13 16:49:06
- 人手不足 韵达快递客服回应大量包裹派送异常没有收到
2023-02-07 15:25:20
- 资本微念与李子柒销声匿迹谁赢? 微念公司退出子柒文化股东
2023-02-02 09:24:38
- 三星GalaxyS8 S9 S10系统恢复出厂设置一直卡在正在检查更新怎么办
2023-01-24 10:10:02
- 华为Mate50 RS保时捷最新款顶级手机2022多少钱?1.2万元售价外观图片吊打iPhone14
2023-01-06 20:27:09
- 芯片常见的CPU芯片封装方式 QFP和QFN封装的区别?
2022-12-02 17:25:17
- 华为暂缓招聘停止社招了吗?官方回应来了
2022-11-19 11:53:50
- 热血江湖手游:长枪铁甲 刚猛热血 正派枪客全攻略技能介绍大全
2022-11-16 16:59:09
- 东京把玩了尼康微单相机Z7 尼康Z7现在卖多少钱?
2022-10-22 15:21:55
- 苹果iPhone手机灵动岛大热:安卓灵动岛App应用下载安装量超100万次
2022-10-03 22:13:45