概述
当使用现代宽频资料转换器时，管理产生的高速序列资料流是一个巨大的挑战。ESIstream 是一个开源的序列资料界面协议，成本极低，支援多种 FPGA 架构的简单硬件实现，并占用最小的资源。简单来说，它是 JEDEC 的 JESD204B 子集 1 和 2 标准的开源替代方案。另外， ESIstream 可为使用者带来很多好处，这里将讨论其中的一些，包括低复杂度、低连结延迟和实现确定性延迟的简单方案。
本文将仅阐述 ESIstream 的架构，因为当前有很多文件已很好地描述JESD204B 的标准。然后我们将揭示这两种协议之间的细微区别，并介绍 Teledyne e2v，ESIstream 协议的开发者，已决定释出自己的 ESIstream VHDL IP，以进一步简化使用者的使用。
序列的历史
新千年以来，资料转换器技术和 CMOS 工艺的发展开始到达功能的瓶颈。起初，高速 ADC 和 DAC(fs > 10 MHz)采用并行资料界面，这意味着在印刷电路板(PCB)上需从每个资料转换器上引出/引入大量的布线（图 1）。随着取样率和输出资料速率的提高，PCB 设计变得越来越有挑战性。而序列化界面，起初使用 LVDS(低压差分型号)，最近则使用序列器/解串器（SERDES）界面（时钟嵌入在资料流中），为这种资料传送的挑战提供了一种解决方案，并可简化 PCB 布线，大大推进形状引数的发展。这种界面的简化对连结的两端都有利（图 1）。Serdes连结进一步简化了 PCB 的设计，因为无需保证资料线长度匹配。
图 1 序列连结如何降低互联负荷.
然而，经过了很多年，才有了一种序列方案解决了宽频资料转换器带来的所有系统级挑战。实现确定性延迟是同时取样的前提，人们付出了很多努力研究它。下表（表 1）展示了过去 12 年甚至更长时间里 JESD204 标准的发展和开源 ESIstream 的发展。
点是由于引入了编码/解码流程，且通过某些额外的接收路径弹性缓冲器补偿路径之间的对齐度，导致增加了额外的传递延迟。
图 2 序列化引入互联延迟.
序列化也可帮助管理资料转换器的电源需求，因为它能降低单个器件需要的特定输出驱动器的数目。而且，通过实现差分序列线，可帮助减少复杂系统中产生的电气噪声，以保证良好的动态范围。另外，编码方案也可分散频谱噪声，而且差分讯号可降低串扰。
事实上，直到现在，早期序列界面依然不能很好地支援多个并行通道的应用，设计师依然会面临板级设计的挑战。
ESIstream 具体实现
现在让我们看一下 ESIstream 的核心要素。ESIstream 使用 14b/16b 的资料编码算法，低有效位优先，支援超过 13 Gbps 的线路速率。它支援 12 位和 14 位的转换器。协议使用线性回馈移位暂存器加扰技术，为每个资料字加入不均等位和时钟同步位（2 个 bit 的额外负担），如图 3。通过这种方式，它的编码效率高达 87.5%，比 JESD204B（8b/10b 的编码流）略高。不均等位（DB）可在 CLK 位切换使能同步监控时，保持资料链间的 DC 平衡。
图3 ESIstream 基本资料帧
ESIstream 发射端(Tx)和接收端(Rx)核心的上层框图如图 4 和图 5 所示。
图4 ESIstream 的 Tx 路径
图5 ESIstream 的 Rx 路径
ESIstream 编码算法被设计成可减少序列界面的物理限制。最重要的是，发射端和接收端之间的连结需要 AC 耦合。考虑到这一点，发射的资料要确保 DC 平衡，否则连结耦合电容可能漂移，导致资料眼图闭合，破坏接收的资料。
在接收端，时钟和资料恢复(CDR)模组通常使用 PLL 锁到发射的讯号，这样无需使用独立的时钟线。但是，为了使得 CDR 锁定并保持锁定状态，需保证传送的讯号经过特定的变换次数。
为传送的资料加扰是为了维持 DC 平衡，确保连结保持锁定。ESIstream 的开发者希望限制数字设计的复杂度，于是采用附加的算法最小化错误传递。这种算法基于斐波那契数列，长度为 217-1。此外还应用了 14 位的移位。转换流程输出的有用资料和线性反馈移位暂存器资料（伪随机码）进行异或操作，如图 6。
图 6 通过与 LSFR 码异或实现资料加扰
加扰之后，14 位的资料结果被编码成 16 位的资料帧。第一个附加位时钟位，随着每个连续帧切换。第二个附加位不均等位根据不均等计数器(RDC)的当前状态设定。两种 RDC 状态可导致：
1.RDC 小于+/-16，不均等位设定为‘0’。
2.RDC 大于+/-16，不均等位设定为‘1’，资料反向（按位非运算）。
这个操作可满足 Rx PLL 锁定的最小转换次数的要求，并满足连结 DC 平衡的需要。在正常操作下，接收端首先检查不均等位。如果它为高，则在去扰前反向接收的资料。如果它为低，则直接对资料进行去扰操作。
对于确定性操作，ESIstream 要求连结同步，即发射端和接收端的资料帧对齐，连结两端的加扰引擎在同样的初始化状态。同步分两步，帧对齐和伪随机位序列(PRBS)初始化。
图7 ESIstream 连结同步帧
接收端通过使能 SYNC 启动流程。这个脉冲应该持续至少一个帧周期。然后发射端传送一个 32 帧的对齐样式（图 7）。在接收端，这个保留的序列绕过加扰和不均等的处理，使接收端和发射端时序对齐。在对齐帧之后，发射端立刻传送一个 32 帧的 PRBS 资料——包含 14 位
的PRBS 以及时钟和不均等资讯。经过正确地处理，接收端 LFSR 由接收端的 PRBS 字初始化。这时连结已同步（图 8）。使用者可在接收端通过观察时钟位，连续监控同步状态。如果时钟位在某一帧没有切换，则出现了同步问题，需复位连结重新同步。
图8 ESIstream 接收端线路同步序列
通过加扰以及时钟位和不均等位的处理，ESIstream 可保证确定的资料传输。
同步 GHz 取样系统——不适合胆小者
在无线电系统中应用数字波束成形，需要同时取样天线阵列的低层讯号。这需要储存讯号到达每个天线节点的空间资讯。 虽然这种方案复杂度较高，会带来额外的功耗，但其也具有一些显著的优点：
· 高信噪比(SNR)帮助提高无线连结容量，从而增加讯号范围
· 使用天线阵列的空间特性避免干扰。因为干扰来自某个特定方向，波束成形算法可使用零位技术消除干扰。
· 高效率、大容量的无线链路意味着雷达系统可同时追踪多个目标，或移动电话网络可支援多个通话。
今天，很多应用使用波束成形，或者至少需要同步取样。但是，在 GHz 频率下工作时， IC 和板级的讯号的传播时间都非常重要。PCB 走线被用于传输线，因此需保证讯号线长度匹配以保持相位资讯。每釐米的线长将增加 60 到75ps 的传递时间。将其与 6GHz 取样时钟的 166ps 时钟周期相比，可以看出板级的效应会极大影响设计。这解释了为什么在高速取样系统中 PCB 布线是一个关键的因素。但是，还有另外一个因素会使设计变得困难，这个因素和时域有关，称为亚稳态。
同步链为 ESIstream 带来确定的延迟
亚稳态描述了数位电路中的一种不确定的状态，随着取样率的提高，它成为了潜在的系统时序问题的一个重要原因。使用者需用同步的方法对抗亚稳态，这正是引入同步链的方案的原因。
使用者需要一种可靠且简单的同步时序实现方法。在 Teledyne e2v，确定性同步围绕着一对事件驱动的差分电讯号建立：同步和同步输出讯号(SYNCTRIG 和 SYNCO)。这些讯号保证目标转换器的时序系统可被复位，并且所有的数字子系统都被恰当地锁定到主参考时钟。另外，这种同步方案可扩充套件到大系统中的多个 ADC。
这种方案的优点在于非常简单——它无需额外的时钟讯号，可保证系统生命周期内多个并行通道的同步。一旦设计完成准备生产，可使用一个训练序列建立正确的系统同步。如果环境条件变化，比如温度或电压变化，系统时序引数保持不变。同步链提供了一个非常可靠的同步源，这对产品量产是一个巨大的优势。
然后，为了实现确定性延迟，在 ESIstream 链路的接收端有一个简单的计数器和接收弹性缓冲，用于补偿传递过程的最大线路延迟不确定度。
图 9 ESIstream 接收器中的帧计数器的位置
FPGA 内部的计数器模组计算 SYNCTRIG 上升沿事件和“所有线路接收准备好”事件之间的 Rx 的时钟数。这些资讯和弹性接收缓冲允许整个系统的接收资料对齐。这样，利用 ESIstream 的产品带有的讯号链功能，将确定性行为扩充套件到整个使用 ESIstream 的系统中的方法是可行的。
ESIstream VHDL 模组——发展的目标
为了使 ESIstream 更加易于使用，Teledyne e2v 的提出者 Teledyne e2v 在 2018 年底启动了一个专案，研发ESIstream Tx 和 Rx 的 IP 模组，用于行业内 FPGA 厂家（包括 Xilinx 和 Intel）提供的通用 FPGA。IP 将支援不同的执行速度，且适用于包括宇航级在内的不同等级的应用。毋庸置疑，IP 的重点在于为 Teledyne e2v 现有的产品系列提供匹配的效能。为了实现这个固定功能的 IP，Teledyne e2v 在底层做了很多工作以动态定义可配置的线速率模组，包含一系列广泛的资料转换器取样频率，并支援更多可定义的功能。
序列化的未来
Teledyne e2v 未来的开发计划还包括用于 ESIstream 物理层的光纤应用。光纤允许转换器被放置在距离 FPGA 很远的地方，而不是基于铜线的界面（PCB 走线或同轴电缆）。通过将两块 Xilinx VC709 评估板使用四个 SFP (小型可插拔) 光线路连线并执行在 6Gsps 的速度，证明了上述的特性。
图 10 使用物理层的光纤演示 ESIstream Tx 和 Rx
在经过完整的测试和认证后，VHDL 程式码模组将被放置在网站上，供使用者免费下载。
ESIstream 和 JEDEC 对比
ESIstream 的系统级优点可简单概括如下：
·无需每个器件的 LMFC 时钟，无需 LMFC 时钟的对齐操作。
·当使用单个器件或采用同步链同步多个器件时，无需考虑 ESIstream 同步讯号的 PCB 线长匹配。
·无需 SYSREF，因此与 JESD204B 相比，ESIstream 降低了硬件复杂度，实现了确定性操作。
·ESIstream 系统中的确定的同步行为是通过一种叫做同步训练的特性（请参考其他文件）实现的。ESIstream仅需要一次系统的训练。一旦得到延迟引数，对于给定的设计这些延迟引数将维持不变。这意味着 ESIstream是一种易于量产化的界面。
结语
JESD204B 子集 1 和 2 里描述的 JEDEC 资料序列化方法似乎解决了多通道资料转换器系统的确定性操作的挑战。这在一定程度上无疑是正确的，但是通常被忽视的是设计师在处理复杂传输和规格物理层需求时遇到的众多挑战。工程师通常认为用于讯号处理 SoC(FPGA 或 ASIC)的 JESD204B 许可证和核心 IP 可帮助解决大多数设计上的问题。但是，据报道，很多事实和经验表明，JESD204B 引入的多域时钟复杂度的时序约束，给 PCB 的设计带来了很大的麻烦。
还有另外一个方法。ESIStream。ESIStream 是一个开源免费的协议。它与 JESD204B 的效能等级相同，但能带来更好的使用者体验。低复杂度，易于设计，低功耗。现在，随着用于工业标准 FPGA 的 Rx 和 Tx 的 IP 模组和 VHDL程式码模组的释出，大大降低了 ESIstream 的使用难度。目前 IP 模组在开发阶段，会支援 Teledyne e2v 新资料转换器的规格。另外，使用者可免费下载适用于自己的高速序列专案的 VHDL 程式码模组。
