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DARPA推EDA新项目 欲变革行业

发布于2020-01-22 22:50:28

来源:内容由 半导体行业观察(ID:icbank)整理翻译,谢谢。

近几年来,设计先进的系统级芯片(SoC)、系统级封装(SiP)和PCB所需的成本和时间急剧增加。 DARPA(美国国防先期研究计划局)通过两项新的电子设计自动化(EDA)研究项目:电子设备智能设计(IDEA,Intelligent Design of Electronic Assets)计划和高端开源硬件(POSH,Posh Open Source Hardware)计划,以解决这些挑战。

两个项目共同的目标是克服芯片设计日益复杂化和成本的问题,这些研究工作是要创建一个通用硬件编译器,能够直接从源代码和原理图中自动生成准备好的GDSII图形——本质上是开发相当于一个软件编译器。实现这个目标将需要推进机器学习、优化算法和专家系统的最新技术水平。

POSH项目的目标是创建一个开源的硅模块库,IDEA项目希望能够生成各种开源和商业工具,以实现自动测试这些模块并将其加入到SoC和印刷电路板中。

据悉,这两个项目涉及10多家公司和200多名研究人员。

在前些天,即6月24日~28日于美国旧金山召开的第55届“设计自动化大会”(DAC)上,负责管理这两个项目的Andreas Olofsson同与会者探讨了以上议题,以及与构建通用硬件编译器相关的技术挑战,并分析了其可能对当前半导体生态系统产生的潜在影响。

据悉,Andreas Olofsson于2017年1月加入DARPA,担任微系统技术办公室的项目经理。他擅长智能设计自动化、系统优化和开放硬件。在到达DARPA之前,Olofsson有20年半导体大厂的工作经历,包括在德州仪器,ADI和Adapteva设计和测试低功耗处理器、混合信号电路。他同时也是IEEE的成员,拥有9项美国专利。

图:Andreas Olofsson

从2008年到2016年,Olofsson担任Adapteva首席执行官,在那里他开发了Epiphany架构和Parallella开源计算机。Parallella促进了并行计算的普及,并促进了全球10,000个开发人员和200所大学的共同发展。


EDA面对的挑战

15年前,芯片制造业对设计短板非常担忧。在阿纳海姆举行的第40届设计自动化大会(DAC)上,Gartner Dataquest的分析师Gary Smith指出了90nm工艺推出时出现的一个问题,根据摩尔定律的规模提供晶体管,但芯片制造商发现越来越难以使其得到良好的使用。

“虽然90nm的栅极设计达到了5000万门,但设计人员还是没有设计出1亿个门,”Smith在2003年说,“EDA需要每隔10~12年进行一次重大技术更新,以确保其能跟上芯片设计和制造的发展。”

随着21世纪初期设计短板的凸显,Synopsys和其他相关公司主要将IP重用作为他们提供的缩小设计差距的主要武器,而不是系统级和行为编译工具。IP重用帮助设计人员实现了数十亿晶体管SoC。但是DARPA表示,新的差距已经出现,EDA必须要有新的变化。

圣地亚哥加利福尼亚大学的Andrew Kahng教授曾经表示:“晶圆的成本几乎总是以每平方毫米计算,但是这种设计成本已经失控了。”

IBM副总裁AI Dario Gil也曾指出,由于面临更快完成项目的压力,这已成为关键问题之一。 “设计周期可能会持续数年,”他说,“鉴于AI正在快速兴起,设计自动化的提高非常重要。”


解决方案探究

截至2016年底,Olofsson是Adapteva的首席执行官,该公司拥有并行处理器设计的充足资金,在当时声名鹊起。Olofsson结合Adapteva的经验,演示了降低设计成本的一种方法——充分利用复制块。

这一次,我们可能在更广泛的高级设计自动化中找到解决问题的答案,与摩尔1965年文章“第三页”的评论一致:“也许新设计的自动化程序可能会从逻辑图转化为技术实现,而无需任何特殊工程”。

DARPA在“第三页”的指引下,参照摩尔文章的相关部分,提出了几个方案,“目标是为系统芯片,系统级封装和PCB创建一个无人在场的24小时周转布局生成器,”Olofsson说。


问题很复杂

今天的设计差距本质不同于21世纪初的情形。Kahng表示,主要问题在于设计的不可预测性。工具设置的小改动会导致芯片面积或性能的巨大差异。他指出,Pulpino SoC是一款基于开源RISC-V架构的研究项目,采用14nm FinFET实现,目标频率1GHz,而仅为10MHz的频率变化可能导致面积增加6%。

Olofsson提出了“硅编译器”,用以来大幅提高设计自动化水平。然而,DARPA并没有排除IP重用选项——这次是基于开源运动,尽管基于通用公共许可证(GPL)的版本在软件中盛行。Olofsson还给出了RISC-V,Open Cores和Open Compute Project作为使用开源硬件IP可能实现的早期例子。

“在我看来,你只能设计得更快,以提高生产力。对于已经使用和验证的组件,我们应该能够以接近零成本的方式降低它们,”Olofsson说。

DARPA的目标

DARPA计划的总体目标是使大型SoC的设计成本降至200万美元,虽然这个数字本身可能会被先进节点的掩模成本所掩盖,但Olofsson指出,可以使用MPW作为约束10000个单位的生产成本的方法,国防部通常需要这些单位。

高度自动化设计的核心程序是IDEA。DARPA去年发布了第一份IDEA和POSH文件,并于本月初(2018年6月11日)向Northrop Grumman公司颁发了第一份“第三页设计”项目合同。

IDEA分为两部分:第一个技术领域(TA1)涵盖了未注释的原理图和RTL代码的自动化统一物理设计。DARPA希望这将包括对自动重定时和门级省电技术,以及测试逻辑插入的支持。 第二个(TA2)使用大型现成数据库来选择候选区块,以支持高层设计。

DARPA期望在这些计划下开发的系统能够利用机器学习和数据挖掘等技术。 Gil在自动化设计中描述了作为SysTunSys项目的一部分的实验,作为业界可以研究的一种方法。 该软件将运行许多合成作业并行使用不同的参数,以尝试自动查找sweetspots。

机器学习的使用也可能有助于创建有效的模型,以预测方方面面,以便实施工具可以更快地转向与现实相关的答案。 “我们想要预测没有分析的时间。 我们的希望是在有限数量的角落上运行静态时序分析”,Kahng说。

Kahng表示,共享数据对于自动化设计的成功至关重要。加州大学伯克利分校的David Patterson教授在主题演讲中指出,开源硬件(例如RISC-V项目)有助于推动敏捷设计的思路,让团队快速迭代。

Olofsson预计IDEA的临时阶段将在今年年底完成,并初步整合各种技术,使其能够创建自动化硅编译器,以实现50%的PPA目标。“最终目标是达到100%的PPA。也许并不比世界上任何一支‘球队’都好,但是在实施过程中会击败很多‘球队’,”他在DAC上表示。


DARPA的电子复兴计划(ERI)

为了应对微电子技术领域面对的来自工程技术和经济成本方面的挑战。对于已持续发展了半个世纪的摩尔定律,这些问题如果得不到解决,势必会影响未来的发展。

为保持电子行业健康的发展势头,确保技术进步以同样快速的速度持续下去,DARPA于2017年6月启动了电子复兴计划(ERI)。该计划由6个项目组成,涉及电路设计,材料和集成和系统架构。具体包括:

1、新式计算基础需求(FRANC:Foundations Required for Novel Compute);

2、三维单芯片系统(3DSoC:Three Dimensional Monolithic System-on-a-Chip);

3、高端开源硬件(POSH:Posh Open Source Hardware);

4、电子设备智能设计(IDEA:Intelligent Design of Electronic Assets);

5、特定领域片上系统(DDSoC:Domain-Specific System on a Chip);

6、软件定义硬件(SDH:Software Defined Hardware)

在以上这6个项目中,IDEA和POSH项目为“电子复兴”计划电路设计支柱领域提供支撑,SDH和DDSoC为系统架构领域提供支撑。3DSoC和FRANC为“电子复兴”计划材料和集成支柱领域提供支撑。

在推出ERI之前,DARPA微系统技术办公室(MTO)主管Bill Chappell博士和其他DARPA代表在2017年夏季与行业代表进行了交谈。研究和调查的结果促使MTO推出了ERI。Chappell说,DARPA官员认识到与国防部(DoD)一起在工业和国家安全领域进行创新的潜力巨大。

系统日益复杂化无疑推动了DARPA和产业界在EDA领域达成共识:Chappell表示,国防部很难跟上设计趋势。ERI希望通过摩尔定律解决当前的问题,从设计理念到实物产品。

DARPA正在进一步推进其基于大学的计划:联合大学微电子计划(JUMP)。

DARPA希望确保这一举措取得成功:Broad Agency Announcements(BAA)公布要求每年投资7500万美元以克服目前的挑战,并最终创建目前无法实现的自主智能系统。

系统架构支柱将涵盖软件定义硬件(SDH)和特定领域系统芯片(DDSoC)计划,这两项计划都解决了大数据方面的担忧。特别是,SDH想要找到在网络中获得更多数据的最有效方式,Chappell解释说。与此类似,DDSoC旨在彻底改变系统如何识别正在使用的数据类型,并根据需要重新配置。

传统微电子芯片为平面、二维结构,3DSoC项目主要聚焦在单衬底第三维度垂直向上构建微系统所需材料、设计工具和制造技术的研发。通过该项目可实现逻辑、存储及输入/输出元件的高效封装,从而使系统的运行功耗更低,计算速度提升50倍以上。

FRANC旨在超越传统的冯诺依曼体系结构,因为它不能同时执行指令提取和数据操作,所以会抑制性能。DARPA指出:“那些提交该计划的研究提案需要展示他们如何克服这种‘记忆瓶颈’。”

IDEA希望实现无人操作,最终目标是让非专业用户设计复杂的电子系统。

POSH计划与IDEA一样,POSH希望“提供开放源代码设计和验证框架,包括技术、方法和标准,这将使超复杂SoC具有成本效益的设计”,DARPA表示。

关于软件定义硬件(SDH)计划,DARPA表示,该计划的目标是开发“用于设计和制造可重新配置硬件和软件的决策辅助技术,以运行数据密集型算法”。




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