Intel针对高效能运算 (HPC) 市场量身订做、与NVIDIA为首GPGPU打对台的“多核骑士团”MIC (Many Integrated Core) 产品线“Xeon Phi”，源自于2006年在某学术研讨会意外流出的“x86处理器显卡”Larrabee计划，堪称“x86义和团之乱”的最高潮。
Intel也曾在2008年的Hot Chips 20发表Larrabee的技术细节，野人献曝其“兄弟独有之创见”之“100%可程式化纯软件3D绘图管线”，相信这场演讲结束后，台下观众大概多半都会挂着劫后余生幸存者的表情，附赠颤抖的眼皮与抽绪的嘴角，并带着当机的大脑。
后来Larrabee这天马行空的幻想 (让人联想到圣斗士主题曲) 是怎么破灭的，不值得各位科科浪费时间深究，但生命会自己找出路，Larrabee逐步演化成以下的多核心产品线，满满耗电量动辄200W甚至300W的“骑士”们。
严格说来，Intel MIC多核骑士团是到了在2015年Hot Chips 27披露、可独立作为开机系统的Xeon Phi x200系列“Knights Landing (仿佛脑中浮现骑士下马，一脚踏上地面的画面特写)”才算是成熟的产品。
根据不同的需求，可做成处理器或著是PCIe加速卡，为了低网络存取延迟的环境，也有特别支援Intel Omni-Path的版本。
主要的SIMD指令集，当然是AVX-512了，后来随着新Xeon服务器平台Purley的出现，也随之引进至Skylake-SP。
运算主力是每个4条同时执行绪 (SMT) 非循序执行 (OOOE) 核心、附属的两个向量处理单元 (VPU)，个别负责执行一个AVX-512指令，资料处理能量，相当于32个32位元单倍精确度或16个64位元双倍精确度。
连结超级多核心的Mesh网状网络总线，与MESIF快取资料一致性协定，也和Skylake-SP相同，或著不如说Skylake-SP就是分享Knights Landing的成果。
为一劳永逸解决内存带宽与延迟，Knights Landing整合高达16GB容量的多芯片封装嵌入式DRAM (MCDRAM)，可选择性作为快取或主内存使用。
而今年Hot Chips 29亮相的“Knights Mill”，则是为了人工智能最佳化的修改版。讲的更简单一点，仅微幅修改其VPU，使其更有效率的执行大量更低精度的资料，因为训练、深度学习与预测辨识，并不见得需要高浮点精确度，短整数即可满足多数需求，否则内存消耗量和资料储存容量绝对破表。
所以Knights Mill的64位元双倍浮点效能仅Knights Landing的一半，但单精度浮点与16位元整数，却激增至两倍及四倍。
指令集也有相对应的扩充，以因应高密度32位元浮点乘积和与16位元整数的运算需求。
如果先前有看过Google第一代TPU与NVIDIA Volta的Tensor Core，想必这此应该很“有感”。
最后的最后，Intel总得趁机宣传一下他们的“软件生态系统”多么的完善。虽然历史的教训早已告诉我们，这些跟软件扯上关系的鸟事，往往才是Intel开发新市场最大的罩门。
Intel Xeon Phi家族一向对一般属性消费者是极度陌生的产物，“存在感”恐怕远比标准版Xeon处理器还要稀薄。看在这产品线似乎尚未闯出任何名号的份上，假以时日，搞不好就从此“默默的消失在世界的尽头”也说不定。如果成真，希望不是笔者太乌鸦嘴呀。ㄎㄎ。
